高通IBMGF支招7纳米制程以下半导体业新时代

目前，全球领先芯片制造商目前都在做着向10纳米制程过渡的准1.4D直纺涤短市场重心跌至11650元/吨左右备。同时，7纳米甚至5纳米工艺制程也引起业界的强力关注，尤其是为了避免4次图形曝光光刻技术带来的高昂成本，需要对于采用EUV光刻的成本效益进行评价。

采用迁移率更大的材料是个好思路

高通公司认为，从设计业角度首要关注的问题是瞬时和移动处理中持续的创新。在晶体管方面，由于10纳米制造工艺与14纳米十分相似，但是非常可能要改变沟道的材料。而到7纳米节点时，将有更多创新的转折点，包括在水平阵列中采用环栅(GAA)纳米线，以及到5纳米时不可避免要采用隧道FET和III-V族元素沟道材料和垂直纳米线。显然，未来器件的自热问题(self-heating)将是很大的挑战。不管如何，在形成晶体管结构的前道工艺中产业界已经有多个选项，情况相对比较乐观，然而在后道工艺中的金属互连等，未来将一定是工艺瓶颈。

IBM公司认为嵌入式存储器中加速发展增加逻辑功能将带来利益，作为一个特例，可通过芯片级的最优化来实现提高到系统级的功能。在7纳米及以下的转折点时将推动碳纳米管(CNT)成为最小的功能器件。考虑到未来器件在芯片尺寸缩小方面会受到限制，必须采用新的材料与新的器件结构及多种技术进行集成。除此之外金属互联层技术方面的困难会越来越大，由于接触面积的减少会导致接触电阻的增加，进而影响电路。

格罗方德提出在5纳米节点时的工艺技术目标如下：相比于7纳米，面积可缩小50%;栅的间距为 0纳米及M1互连层的线间距为20纳米。为了达成此目标，格罗方德的成本模型中需要采用0.5NA的EUV光刻设备。即便大部分光刻可以采用Directed Self-Assembly(DSA)自对准技术，然而为了减少掩膜的使用数量等需要EUV光刻及早地加入。

从器件功能看，无论采用FinFET还是纳米线结构，目的都是为了增大晶体管的驱动电流，但是在移动应用中如何能实现？改变沟道材料，采用载流子迁移率更大的材料是个好思路，但是如何与硅平面工艺集成是一大挑战。粗略的成本计算，如果要实现5纳米工艺节点，而且要继续推动晶体管增加和成本下降，必须使用EUV光刻，否则由于多次曝光技术需要的掩膜数量上升会增加许多成本。还有一个可行的办法，采用7纳米制程，再用堆叠技术把多层芯片堆叠在一起。

需要精细材料工程的配合

为什么静电电压指标成为未来器件的关键因素？它能击穿PN结，使漏电流增大。由于在表面和同样体积内PN结的静电电压太高，导致对于任何5纳米节点器件的寄生效应会变得非常敏感。

在7纳米时寄生电容会占到芯片总电容的75%。未来器件的趋势是由平面2D到 DFinFET，再到纳米线结构，意味着晶体管相对的表面积会成比例增加，导致对于表面缺陷以及界每月的赶集日面陷阱极大地增加敏感性。随着工艺尺寸越来越小，必须相应地降低工作电压以及减少工作电流，最终结果是有效的载流子数量减少，而导致缺乏推动电路正常工作的能力。与III-V族FinFET工艺及纳米线结构比较中已得到证实。由于2D平面CMOS栅的尺寸缩小已不可能持续，所以在5纳米时必须采用 D垂直的晶体管结构，才可以保持栅长在20纳米，以及栅间距在 0纳米。

从器件结构考虑在7纳米以下时仍有许多不可知，或者不确定性，因此对于设备及工艺需要注意以下四个方面问题：

1.所有一切与界面相关需要精细材料工程的配合;

2.薄膜淀积可以采用原子层淀积(ALD)或者选择性薄膜，甚至与晶格匹配的工艺;

.采用干法，选择性去除及直接自对准方法来定义图形;

4. D工艺结构意味着高纵横比工艺及非平衡态工艺。

举例来说，如非平衡态工艺用在单片快速热退火(RTA)中，今天RTA的工艺时间仅纳秒数量级，但是它提供了同样的，甚至优于平衡态工艺的功能。在钴衬铜线带选择性钴帽的工艺中，它的载流子电迁移率与之前工艺最好结果相比可提高10倍，显示采用精细材料工程可用来解决尺寸缩小带来的器件功能退化问题。

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